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    公开号:WO1980001021A1
    申请号:PCT/JP1979/000274
    申请日:1979-10-29
    公开日:1980-05-15
    发明作者:K Miyasaka；S Nozaki；S Enomoto；J Mogi
    申请人:Fujitsu Ltd；K Miyasaka；S Nozaki；S Enomoto；J Mogi；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書
    [0002] 発明の名称 .
    [0003] 半導体回路
    [0004] 技術分野
    [0005] 本発明は概括的に半導体回路に関 し、 特に基板上 にパイ ァ ス電 E発生回路を含みそのパイ ァ ス電 Eが 該基板に印加される如き構成の MOS 集積回路に関す o
    [0006] 背景技術
    [0007] 一般に MOS 集.積 J1!路は、 MOS 集積回路を形成する、
    [0008] FET ( 電界効果型 ト ラ ン ジ ス タ ） の如き半導体素'子 の各々が所望の最適回路動作を維持し得る よ う に、 -パイ ァ ス電圧発生回路を備える 。 例えば、 ス レ ツ シ ョ ル ド電圧が特定のあ るいは正規の レ ベ ルを下ま わ つた とする と、 ノ イ ズ信号に よ って不必要に導通せ しめ られる こ とがある こ とから'、 該半導体素子の動 作は不安定と ] 、 従っ て特に論理回路等に用いる 場合に不適当 と なる 。 これとは逆に、 も しそのス レ ッ シ ョ ル ド電 Eが所定の レ ベ ルを上ま わった とする と 、 半導体素子の動作速度は低下し、 そしてま た、 該半導体素子の制御電極に入力信号が印加されて も これを導通に至ら しめる こ とに失敗する こ と も ある。 力 く の如 く 、 ス レ ツ シ ョ ル ド電圧の レ ペ ルは所望の 最適レベルに維持されなければ ら い。 こ の ス レ
    [0009] ΟΜΡΓ
    [0010] . WIPO ッ シ ョ ル ド電圧を所望の最適レ ベル に維持する こ と は、 バ イ ア ス電圧発生回路に よ って成就され、 該パ ィ ァ ス電圧発生回路は、 基板中を流れる 、 いわゆる 基板電流 （ I B B ) を吸収する機能を果す。 動作上の 観点か らする と 、 MOS 集積回路は一般に 2 つの J1I賂 形式に'大別され、 その 1 っは スタ テ ィ ッ ク形回路で あ ] 、 も う 1 つはダ イ ナ ミ ッ ク形回路である 。 ス タ テ ィ ッ ク形回路、 例えばスタ ティ ッ ク形の記憶装置 においては 、 その動作周波数に関 し何 ら制限はない。 ¾ぜ ¾ ら 、 この種のスタ テ ィ ッ ク形記憶装置はそれ に潜在する浮遊容量を利用 して動作するのではな く、 電源か ら供給される定常電流によ i 動作するか らで ある 。 一方、 ダ イ ナ ミ ッ ク形回路、 例えばダイ ナ ミ ッ ク形の記憶装置に関しては、 その動作周波数に関 し下限がある 。 ぜ ら、 この種のダイ ナ ミ ッ ク形 記憶装置は前記浮遊容量に蓄積される電荷を利用 し て動作し、 該電荷はある R C 時定数を も つてそこか ら放電して しま う か らである。 一般的に前者のス タ テ ィ ッ ク形回路においては、 前記定常電流に よ ]3動 作するから、 基板電流の振幅は不変であ ])且つ一定 レ ベ ル に保持される 。 一方、 後者のダイ ナ ミ ッ ク形 回路においては、 前記浮遊容量に蓄積された電荷を 利用 して動作するか ら、 基板電流 （ I B B )の値は、 当 該回路の動作周波数に比例して変化する 。 すなわち、 動作周波数が低 く なる と 、 基板電流 （ IB B )の値は低 下せしめ られる 。 これとは逆に、 動作周波数が高 く なる と 、 基板電流 （ ιΒΒ ) の値は増大せしめられる 。 このため、 動作周波数が一般に広い周波数範囲に亘 つて変化する こ とか ら、 バイ アス電 E発生回路は許 容される最大値の基板電流 （ ιΒΒ ) を吸収するだけの 能力を備える よ う に設計されなければな らない。 こ の場合の基板電流 （ ιΒΒ ) は、 該回路が最高動作周波 数で動作する と き に流れる電流である 。 それ故、 こ の種のパイ ァス電 E発生回路は、 該回路が比較的低 い動作周波数で動作する場合であ っ ても 、 常に枏当 大き な電力を消費して しま う とになる。 この事実 —がするわち一般のパイ ァス電 E発生回路の短所であ る 0
    [0011] こ の短所を改善すべく 、 改良されたパイ ァ ス電圧 発生'回路が、 えばフ レデ リ ッ ク J. スミ ス （Frederick J. Smith ) に よ ] " MOS基板電 Eの自己パイ ァ ス技術" C SELF - BIASING TECHNIQUE FOR MOS SUBSTRATE VOLTAGE ) ¾ る名称で米国特許第 3,80 6,7 4 1号にお いて既に提案されている 。 こ のパイ ァス 電 E発生回 路は、 ダイ ナ ミ ッ ク形回路の動作周波数の変化に応 じて基板電流 （ IBB ) の値を変化させながら該基板電 流 （ IB B ) を吸収することができ る 、 と い う も のであ る 。 別-言すれば、 基板電流 （ IBB ) の値は常に動作周
    [0012] O PI WIPO 波数と整合がとれてお 、 それ故既述した一般のパ ィ ァス電圧発生回路が有する短所を改善する こ とが でき る も のである 。
    [0013] 然しなが ら、 この改良されたバ イ ア ス電圧発生回 路にも不利点があ る 。 この不利点は、 該 ィ ァス 電 圧発生回路が非常に低い動作周波数を も. つて動作し えと き 、 動作周波数に比例して変化し得ない、 いわ ゆる接合 リ ーク電流の.存在に起因 して、 上記状況に 於いては十分に基板電流を吸収する こ とができ い、 とい う こ とである 。 別言すれば、 このバ イ ア ス電圧 発生回路は、 動作周波数が相当に低 く なつた場合に おいてこれに相当する非常に低い.値の基板電流（IBB ) を吸収し得るのみであるか ら、 該バ イ ア ス電 発生 回路は前記接合 リ ーク電流を吸収する こ とができ な い。 とい う のは、 該接合 リ ーク電流の値が、 上記の 場合'においてパイ ァ ス電圧発生回路が吸収 し得る電 流の値よ ]) も 高いか らである 。
    [0014] 発明の開示
    [0015] 本発明の 目的は、 ダイ ナ ミ ッ ク形回路な らびにパ ィ ァ ス電 BE発生回路を備える半導体シ ス テ ムにおい て、 該バ イ ア ス電王発生回路に関 し、 前述の改良さ. れたパイ ァ ス電 E発生回路が有する既述の不利点を 生じさせる こ との い よ う パ イ ァ ス電圧発生回路 を備えた半導体シ ス テ ムを提供する こ とである 。
    [0016] REA O PI WIPO 本発明によれば、 第 1 のパイ 了 ス電圧発生回路お
    [0017] よび第 2 のバ イ ア ス電 E発生回路を有し、 前者の発
    [0018] 生回路は、 その値がダイ ナ ミ ッ ク形回路の動作周波
    [0019] 数に比例する よ う な、 基板電流の第 1 .の部分を吸収
    [0020] し、 一方、 後者の発生回路は、 その値がダイ ナ ミ ッ
    [0021] ク形回路の動作周波数に比例しない よ う な、 基板電
    [0022] 流の第 2の部分を吸収する よ う に したも のである 。
    [0023] 図面の簡単 ¾説明
    [0024] 第 1 図は、 一般的な半導体デ バィ ス の 一例を示す
    [0025] 平面図 ；
    [0026] 第 2 図は、 第 1 図の A - A断面よ ] みた本発明に
    [0027] 基づ く パイ ァス電圧発生回路の図解的 ¾断面図 ；
    [0028] 第 3 図は、 第 2 図に示 したデ バ イ ス の等価回路を
    [0029] 示す図— ； ""
    [0030] 第 4 図は、 基板電流 （ I B B ) と動作周波数の逆数
    [0031] ( 1/7 ) との関係を示すグ ラ フ ；
    [0032] 第 5 図は、 第 3 図の回路中の主要部分に現われる
    [0033] 信号の波形を示す図 ；
    [0034] 第 6 図は、 第 3 図における発振器 3 1 の一具'体例
    [0035] を示す図 ；
    [0036] 第 7 図は、 第 3 図における発振器 3 1'の 一具体例
    [0037] を示す図であ'る。
    [0038] 発明を実施するための最良の形態
    [0039] 一般的な半導体シ ス テ ム の一例を平面図で示す第
    [0040] Ο ΡΙ
    [0041] /,·. WIPO 4ι 1 図において、 ダ イ ナ ミ ッ ク形回路の一例と してダ ィ ナ ミ ッ ク形記憶装置が示されている 。 この記憶装 置は 、 左側 メ モ リ セル領域 1 1 - L と右側メ モ リ セ ル領域 1 1 - R と ワ ー ドデコ ーダ 1 2 と左側 ラ ム デコ ーダ 1 3 - L と右側コ ラ ム デコ ーダ 1 3 - U と 左側セ ン ス ア ン プ 1 4 - L と右側セ ン ス ア ン ： 7° 1 4 とから構成される。 この記憶装置はさ らに、 左 側周辺回路 1 5 - L および右側周辺回路 1 5 - R に も協働する 。 多数の入力 出力ハ° ッ ド 1 6 ( 16 ) が 基板 1 0 の両側に設け られている 。 以上述べた各構 成要素のそれぞれの機能は、 当該技術分野の当業者 において既に周知である 。 図中の参照番号 1 7 で表 — わ したパイ ァ ス電 E発生回路に対し本発明が適用さ れる も のである 。
    [0042] 第 1 図の A - A断面と して、 本発明に基づ く パイ 了 ス'電 E発生回路 1 7 の断面図を第 2 図に示す。 第 2 図に示すデパ イ ス の等価回路は第 3 図に示す。 こ れら第 2 図および第 3 図において、 同一の参照番号 若 し く は記号が付されたも のは相互に同一の構成要 素である 。 参照番号 2 0 は P -形基板を示す。 P - 形基板 2 0 内には複数個の N - 形領域 2 1 - 1 〜 2 1 - 6 が形成される 。 基板 2 0 上において、 グ一 ト 電極 2 3 ― 1 〜 2 3 - 4 がそれぞれゲー ト絶縁膜 2 2 - 1 〜 2 2 - 4上に形成される 。 従って、 FET
    [0043] OMPI WIPO 3 ^ ( 第 3 図中に も 図示 ） は 、 N - 形領域 2 1 - 1 ( ソ ー ス ） 、 N - 形領域 2 1 - 2 ( ド レ イ ン ） 、 絶 緣膜 2 2 - 1 および電極 2 3 - 1 から構成される 。
    [0044] FET 3 5' ( 第 3 図中に も図示 ） は、 FET 3 4,にも 共 通の N - 形領域 2 1 - 2 (' ド レ イ ン ） 、 N - 形領域 2 1 - 3 ( ソ ー ス ） 、 絶緣膜 2 2 - 2.お よ び電極
    [0045] 2 3 - 2 か ら構成される 。 同様に、 FET 3 4 および
    [0046] 3 5 は対 I する構成要素 2 1 - 4 〜 2 1 -.6 , 2 2 - 3 , 2 2 - 4 , 2 3 - 3 および 2 3 - 4 か ら構成 される 。 参照番号 3 1 は発振器を表わ し、 該発振器 - は、 第 1 図に示した記憶装置の如き ダイ ナ ミ ッ ク形
    [0047] 回路の動作周波数に比例した周波数を有するハ° ル ス 列を出力する。 参照番号 3 は発振器を表わし、 該 発振 | は予め定めた一定周波数を有するハ。 ル ス列を 出力する 。 （ 但 し、 発振周波数は一般には電源電圧 に依存するが、 以下では動作周波数に依 らない とい う こ とで一定と呼ぶ。 ） 参照番号 3 2 および 3 は それぞれキ ヤ ハ。 シ タ を表わす （ 第 2 図および第 3 図 中に図示 ） 。 参照番号 3 3 および 3 3'は浮遊容量
    [0048] ( 第 2 図中には図示せず ） を表わす。 浮遊容量 3 3 および 3 3'は、 例えば第 2 図中の P - 形基板と各 N ' - 形領域の接合部に形成される 。 参照番号 3 6 およ
    [0049] び 3 6'は擬似ダイ ォ一 ド （ 第 2 図中には図示せず ） を表わす。 これらダイ オー ド 3 6 お rび 3 6'は、 第 一 OMPI 一 。 . 2 図に示した FET 3 5 および 3 5'を規定する P - 形 基板と各 N ―形領域の接合部においてそれぞれ不可 避的に形成されるダイ ォー ドである 。 第 3 図の参照 番号 3 7 は擬似パ ルク抵抗であ ]) 、 第 2 図において 導電層 2 4 と N - 形領域 2 1 - 1 の間における基板
    [0050] 2 0 中に、 そして導電層 2 4 と N - 形領域 2 1 - 6 の間における基板 2 0 中に存在する抵抗で-あ る 。 第
    [0051] 3 図の参照番号 3 8 は、 N - 形領域 2 1 - 1 と 'P - 形基板 2 0 の間に、 そして N - 形領域 2 1 - 6 と P
    [0052] -形基板 2.0 の間に存在する擬似ダイ ォー ドを表わ す。
    [0053] 本発明に基づ く パ イ ァ ス電圧発生回路の動作原理 —は第 4 図を参照する こ とに よ ] 明 らかと なる 。 基板 電流 （ IB B ) と動作周波数の逆数 （ l ) との関係を 示すグ ラ フ を表示したこの第 4 図において、 その横 軸には動作周波数の逆数 （ 1Z/ ) を と ]) 、 その縦軸 には基板電流 （ IBB ) の値をとつてその関係を示す。 既に述べた よ う に、 従来の改良されたパイ ァ ス 電 E 発生回路においては、 ダイ ナ ミ ッ ク形回路の動作周 波数の変化に応じて基板電流 （ IB B )の値が変化する よ う にる つている。 このため、 バ イ ア ス電圧発生回 路にて吸収されるべき基板電流 （ IB B ) は、 （ 1/7 ) の変化に対 し特性曲線 （ 4 1 ， 4 ) に沿って変化 する 。 然しながら この種のバ イ ア ス電圧発生回路で
    [0054] ― Oi.iPI IPO は上述した接合 リ ーク電流の存在を全 く 考慮してい ない。 この接合 リ ーク電流の振幅値は、 特性直線
    [0055] ( 2 ， 4 ） で示すよ う に、 動作周波数 （ ） の変 化に対して全く変動 しない。 該接合 リ 一ク電流は、 第 2 図における Ρ -形基板 2 0 と各 Ν 形領域 2 1
    [0056] - 1 〜 2 1 - 6 との接合部を流れる-電流である 。 こ の結果、 従来の改良されたバ イ ア ス電 Ε発生回路で は、 電流 （ 4 2 ) と電流 （ 4 ) の差に相当する基 板電流 （ IBB ) を吸収するこ とができ なかった。 従つ て、 該バ イ ア ス電圧発生回路で吸収する こ とができ.
    [0057] なかった基板電流は蓄積し、 基板電位は所望の最適 電位か ら外れて しま う結果と な った。 それ故、 ス レ ッ シ ョ ル ド電 Eを所望の最適値に維持する こ とがで き かった。
    [0058] 前述した従来の改良されたパイ ァ ス 電 発生回路 における不利点を除去するために、 本発明に基づ く バ イ ア ス電 E発生回路では、 特性 4 1 および 4 2 に 沿って基板電流 （ IBB ) を吸収する よ うな機能を持た せる こ と とする 。 すなわち、 ダイ ナ ミ ッ ク形回路が, 臨界動作周波数 （ /c ) よ ] も 高い動作周波数 （/ν ) を も って動作する と き には、 該バ イ ア ス電圧発生回 路は基板電流 （ 4 1 ) を吸収する 。 その電流 （ 41 ) の振幅は動作周波数 （/v ) の変化に応 じて変化する' これとは逆に、 ダゃナ ミ ッ ク 回路が、 臨界周波数
    [0059] OMPI . ( fc ) よ も低い動作周波数をも って動作する と き には、 該バ イ ア ス電圧発生回路は接合 リ ーク電流に 相当する基板電流 （ 4 2 ) を吸収する 。 この結果、 本発明のパイ ァ ス 電 E発生回路は常に最適の値の基 板電流 （ IBB ) を吸収可能とな ] 、 基板電位は所望の 最適電位か ら外れる こ とがない。
    [0060] 第 3 図に戻る と 、 本発明のバ イ ア ス電 E発生回路 は 2 つの部分に大別され、 その第 1 は可変バ イ ア ス 電 E発生回路 3 0 であ ]) 、 も う 1 つは一定パイ ァ ス 電圧発生回路 3 である 。 '前者の発生回路 3 0 は、 既述の構成要素 3 1 〜 3 6 から 、 後者の発生回 路 3 は既述の構成要素 3 〜 3 ^か なる 。 発生 回路 3 0 は可変基板電流 （ IBB ) ( 第 4図の特性（41) に相当 ） を吸収する機能を果し、 発生回路 3 は一 定基板電流 （ IBB ) (第 4図の特性（ 4 2 ) に相当 ） を吸収する機能を果す。 特性 （ 4 1 ) を得る よ う な 機能を果させるべ く 、 発生回路 3 0 は可変発振器 3 1 を含んでる る。 該発振器 3 1 は制御信号 S(/v) を受信 して、 該信号 s C v)の周波数に比例した周波 数 を有するハ° ル ス列を出力する 。 こ の周波数 /v は、 第 1 図に示した記憶装置の如き ダイ ナ ミ ッ ク 形 回路の動作周波数と等 しいか若し く は比例する ·。 こ れとは逆に、 特性 （ 4 2 ) を得る よ う な機能を果さ せるべ く 、 発生回路 3 は一定発振器 3 を含み、
    [0061] OMPI
    [0062] / 7 WIPO 該発振器 3 は一定周波数を有するハ。 ル ス列を出力 する 。
    [0063] 各パイ ァ ス電圧発生回路の動作は次のと お ]) であ る 。 なお、 これら発生回路 3 0 お よび 3 は同一の 回路構成を有 しているので、 以下の説明は、 第 5 図 を参照 しながら 、 発生回路 3 についてのみ述べる も の とする 。 第 5 図は、 第 3 図 -の回路における主要 部分に現われる信号の波形を示す図である 。 発振器 3 (/か らの出力信号の波形は第 5 図の a) に示す。 こ
    [0064] -の出力信号 P は一定周波数 c を有する。 周期①にぉ いて、 出力信号 P の電 E レ ベ ルは電圧 Vs s から電 E. Vc c に変わる 。 この電 VS S は、 第 2 図および第 3 図中において接地記号で示された外部接地点におけ る電圧である。 周期①における信号 P の立上 ]) にお いて、 ④部分 （ 第 2 図および第 3 図に図示 ） の電王 レペルはキ ヤ ハ。 シ タ 3 ^の存在に よ って急峻に立ち 上る （ 第 5 図 b) 参照 ） 。 その後、 ®部分の電 E レ ぺ ルは徐々 に ス レ ッ シ ョ ル ド電圧 Vt へ向って下降する なぜな ら 、 ④部分の電圧レ ベ ル が ス レ ツ シ ョ ル ド電 圧レ ベ ル Vt を超えたので、 FET 3 ^は導通せしめ ら れ、 こ の導通 した FET 3 ^を通して、 キ ヤ ハ。 シ タ
    [0065] 3 ^に蓄積 した電荷が接地点 （ Vs s )へ放電するから である 。 次に、 第 5 図の b) において、 周期①での信 号 P の立下 ] で、 ④部分の電 E レ ベ ルは急激に降下
    [0066] OMPI
    [0067] WIPO ^ し電圧レ ベ ル V Q に向 う 。 この電 E レ ベ ル V。 は
    [0068] レ 32,
    [0069] VT - C C
    [0070] レ 32,卞 C33'
    [0071] に等 し く 、 こ こに記号 C32' および C33へは、 それぞれ キ ヤ ハ0 シタ 3 2' および 3 3' の容量値を意味-する 。 この場合、 擬似ダイ オー ド 3 6'は導通 し、 基板電 流 （ IB B ) は基板の⑧部分（第 2 図および第 3 図参照） からキ ヤ ハ。 シ タ 3 2 ' らびに浮遊容量 3 3'へ向って 流入する 。 このダイ オー ド 3 6'はそれ自身のス レ ツ シ ョ ル ド電圧、 例えば 0. 6 V 、 ¾有しているので、 該ダイ ォー ド 3 6 のパイ ハ。 ス経路を設けるのが望ま しい。 第 2 図および第 3 図において、 そのパ イ ハ0 ス 経路は FET 3 5 'か らなる 。 該 FET 3 5' の ス レ ツ シ ョ ル'ド電 Eは約 0 V である 。 か く のご と く 、 周期②に おいては、 いわゆる ダイ オー ドク ラ.ンプが形成され る 。. ' お、 ⑧部分はさ らに第 2 図の導電層 2 4 に接 続し得る こ とに注意すべき である 。 この周期②にお いて 、 電荷すなわち基板電流 （ IBB ) は基板の⑧部分 力 ¾ らキ ヤ ハ。 シ タ 3 2 および 3 3'へと吸収され、 その' 電荷 Q の電荷量は、
    [0072] Q V+ -V BB
    [0073]
    [0074] なる式で表わされ、 こ こに記号 vB B は基板パイ ァ ス 電 Eを意味する。 周期③ （ 第 5 図参照 ） における信
    [0075] OMPI WIPO
    [0076] 、 應 ο 号 P の立上 ] において、 ④部分の電圧レ ベ ルは再び 急峻に上昇する 。 同時に、 FET 3 ^は再び導通 し、 前 記電荷 Q は、 FET 3 ^を通して外部接地点 （ Vs s )へ 放電される 。 か く して、 電荷 Qす わ.ち基板電流
    [0077] ( IBB ) は、 出力信号 P の立上 が発生する毎に、 パ ィ -ァ ス電圧発生回路 3 0 'に よ ]) 、 基板か ら汲み出さ れる 。 出力信号 ' P は一定発振器' 3 に よ って規定さ れる一定周波数を有するか ら、 一定の基板電流
    [0078] ( IBB ) (第 4 図の特性 （ 4 2 ) 参照 ） が発生回路
    [0079] 3 (Tに よ っ て吸収される 。
    [0080] 第 3 図のバ イ ア ス電 ΕΕ·発生回路 3. 0 についてみる と 、 該発生回路 3 0 は、 ダイ ナ ミ ッ ク形回路の動作 -周波数 /ν に比例して発振する可変発振器 3 1 に よ つ て駆動されるか ら 、 も し該ダイ ナ ミ ッ ク形回路が比 較的高い動作周波数、 例えば第 4 図の h、 をも って 動作'した とすれば、 基板電流 （ IBB )の振幅は、 第 4 図の レ ベ ル Ih の如くか ])高 く なる 。 とい う のは、 前述した電荷の汲み出 し操作の回数が相当に多 く るか ら 、 相当に多量の電荷 Qが吸収されるためであ る 。 も し該ダイ ナ ミ ッ ク形回路が比較的低い動作周 波数、 例えば第 4 図の / 、 をも って動作した とする と 、 基板電流 （ IBB ) の振幅は、第 4 図の レ ベ ル I の如 く か D低 く な る 。 とい う のは剪述した電荷の 汲み出 し操作の回数が少 く るるか ら、 少量の電荷
    [0081] Ο ΡΙ Qが吸収されるに-と どま る力 らである 。·
    [0082] ダイ ミ ッ ク形回路の動作周波数 / vは、 外部タ イ ミ ン グク ロ ッ ク信号に よ つ，て定め られ、 該信号は通 常、 例えば第 1 図に示した入力 Z出力ハ。 ッ ド 1 ^に 印加される 。 このため、 こ の例においては-、 第 3 図 の可変発振器 3 1 の入力を、 該ハ ° ッ Γ 6'に接続す れぱよい。 該発振器 3 1 の一具体例を第 6 図に示す < 第 6 図において、 発振器 3 1 は一対の FET 6 1 およ び 6 2 カ ら ¾る 。 ΡΈΤ 6 1 は電源 （Vcc ) に接続され る 。 FET 6 2 は第 3 図に示 した制御信号 S (/v )'を受 信する 6 FE† 6 1 および FET 6 2 の接続点は、 第 3 図に示したキ ヤ ハ0 シ タ 3 2 につながる 。 第 6 図の発 振器 3 1 は、 通常のいわゆる レ ペ ル コ ン パ 一タ と称 しても 良い ものであ る 。
    [0083] 発振器 3 1 の一具体例は第 7 図に示される 。 該発 振器 は、 それぞれのゲー トが共通接続された複 数の 口 一 ド FET 7 1 — 1 〜 7 1 - 5 と 、 これと 同数 の ΡΈΤ 7 2 - 1 〜 7 2 - 5 と から る 。 これ ら FET の対の数は奇教でなければ ¾ らず、 本図では 5対の 例を示す。 最終段 （ 7 1 - 5 ， 7 2 - 5 ) の出力は. —方において、 パ ッ フ ァ手段 7 3 を介して第 3 図の キ ヤ ハ。 シ タ 3 2'に接続し、 他方において 、 フ ィ ー ド パ ッ ク ループ 7 4 を介 して初段 （ 7 1 - 1 ， 72 - 1 ) の入力に接続する 。 各段の出力はそれぞれ次段の入
    [0084] OMPI 力ゲー ト に接続する 。
    [0085] 以上述べた よ う に、 動作周波数の変化に拘わ らず 常に最適ス レ ッ シ ョ ル ド、電圧を維持し得'る半導体デ パ イ スが実現される 。
    [0086] O PI WIPO
    权利要求:
    Claims 求 の 範 囲
    1. 共に同一基板上に搭載されるダ イ ナ ミ ッ ク形 回路およ びパイ ァス電庄生成回路か ら構成される半 導体回路に いて、 前記パイ ァス電圧生成回路は第 1 バ イ ア ス電圧発生回路 らびに第 2 パ イ ァ ス電圧 発生回路か ら ] 、 該第 1 バ イ ア ス電圧発生回路は 前記ダイ ナ ミ ッ ク形回路の動作周波数に比例 した値 售
    を有する第 1 基板電流部分を前記基板よ 吸収する よ う に機能 し、 該第 2 バ イ ア ス電圧発生回路は前記— ダ イ ナ ミ ッ ク形回路の動作周波数に比例する こ と の い第 2 基板電流部分を前記基板 よ 吸収する よ う に機能する こ と を特徵とする半導体回路。
    _
    2. 第 2 基板電流部分は、 基板内に現われる接合 リ ーク電流に相当する'電流である請求の範囲第 1 項 記載の半導体回路。
    '
    3. 第 1 バ イ ア ス電圧発生回路は第 1 発振器な ら びに該第 1 発振器の制御の も と に第 1 基板電流部分 を汲み出す第 1 手段か ら ！） 、 第 2 パイ ァ ス電圧発 生回路は第 2 発振器な らびに該第 2 発振器の制御の も とに第 2 基板電流部分を汲み出す第 2手段か らな ]？ 、 前記第 1 発振器はダイ ナ ミ ッ ク形回路の動作周 波数に比例 した周波数を有する ルス列を出力 し、 前記第 2 発振器は該ダイ ナ ミ ッ ク形回路の動作周波 数に比例 しない周波数を有する ° ル ス列を出力する Τ Γ £
    Ο ΡΙ IPO 請求の範囲第 1 項記載の半導体回路。
    4. 第 1 発振器はダ イ ナ ミ ッ ク形回路に.印加され るべき タ イ ミ ンダク ッ ク信号に よ っ て励起され、 —方、 第 2 発振器は 自励発振する請求の範囲第 3 項 記載の半導体回路。
    ' 5. 第 1 お よび第 2 基板電流部分をそれぞれ汲み 出す第 1 および第 2 手段の各々 は、 それぞれ対応す る発振器に直接接続する第 1 キ ヤ シ タ 、 1 端が外 部接地点 （V s s ) に接続される第 2 キ ヤ シ タ 、 基板 電流が流れ出す流出箇所 （⑧）、 よびそのグー ト に お て該第 2 キ ヤ シタ に接続 し且つ.その 1 端子に お て前記外部接地点 （V s s ) に'接続する と ころの FET か らな ] 、 ある周期にお て前記第 2 キ ャ パ シ タ に蓄積された前記基板電流の電荷が、 その次の周 期にお て、 導通せ しめ られた前記 FET を通 して放 電される請求の範囲第 3 項記載の半導体回路。
    6： 擬似ダ イ オー ドに対して他の FET が並歹 I に接 続される請求の範囲第 5 項記載の半導体回路。
    7. 流出箇所 （⑧）が基板の表面に形成される請求 の範囲第 5項'記載の半導体回路。
    8. 流出箇所 （(B )が基板の底面に形成された導電 層上に設け られる請求の範囲第 5 項記載の半導体回 路 o
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